TSMC, 차세대 패키징 CoPoS 시험생산 착수

세계 최대 파운드리 TSMC가 인공지능(AI) 칩 시장의 폭발적 성장에 대응해 차세대 첨단 패키징 기술 개발에 속도를 내고 있다. 웨이저자 회장은 현재 첨단 패키징의 주력이 CoWoS라는 점을 인정하면서도, 초대형 AI 칩의 패키징 비용을 낮추기 위한 대안으로 패널 기반 기술인 CoPoS를 병행 개발하고 있다고 밝혔다. 회사는 이미 CoPoS 시험 생산라인을 구축하는 단계에 진입했다. 기술과 수율이 성숙하기까지는 약 1년가량이 소요될 것으로 예상되며, 이후 고객사와 협력해 본격적인 양산 적용을 추진한다는 방침이다. AI 가속기에 탑재되는 GPU와 ASIC, 고대역폭메모리(HBM)가 늘어나면서 패키지 크기와 비용이 빠르게 증가하고 있어, 더 넓은 면적 효율과 낮은 원가를 확보할 수 있는 기술 확보가 시급한 과제로 부상했다. 다만 CoPoS가 기술 개발 단계에서 시험 생산 단계로 넘어가는 과정에는 여전히 넘어야 할 벽이 남아 있다. 패널 휨 현상, 소재 안정성, 장비 성숙도 등이 대표적 난제로 지목되며, 향후 관건은 수율 향상과 고객 검증이다. 시장에서는 2026년 장비·소재 검증, 2027년 소량 시험 생산을 거쳐 2028년 하반기에서 2029년 사이 양산에 진입할 것으로 내다보고 있다. 이는 첨단 패키징 공급망 전반의 중장기 투자 방향을 가늠할 중요한 이정표가 될 전망이다.